1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"

　　原因：vector source file中時鐘敏感信號（如：數據，允許端，清零，同步加載等）在時鐘的邊緣同時變化。而時鐘敏感信號是不能在時鐘邊沿變化的。其后果為導致結果不正確。

　　措施：編輯vector source file

　　2.Verilog HDL assignment warning at <location>: truncated with size <number> to match size of target (<number>

　　原因:在HDL設計中對目標的位數進行了設定,如:reg[4:0] a;而默認為32位,將位數裁定到合適的大小

　　措施:如果結果正確,無須加以修正,如果不想看到這個警告,可以改變設定的位數

　　3.All reachable assignments to data_out(10) assign '0', register removed by optimization

　　原因:經過綜合器優化后，輸出端口已經不起作用了

　　4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results

　　原因:第9腳，空或接地或接上了電源

　　措施:有時候定義了輸出端口，但輸出端直接賦‘0’，便會被接地，賦‘1’接電源。

　　如果你的設計中這些端口就是這樣用的，那便可以不理會這些warning

　　5.Found pins ing as undefined clocks and/or memory enables

　　原因:是你作為時鐘的PIN沒有約束信息。可以對相應的PIN做一下設定就行了。主要是指你的某些管腳在電路當中起到了時鐘管腳的作用，比如flip-flop的clk管腳，而此管腳沒有時鐘約束，因此QuartusII把“clk”作為未定義的時鐘。

　　措施:如果clk不是時鐘，可以加“not clock”的約束；如果是，可以在clock setting當中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這里修改:Assignments>Timing analysis settings...>Individual clocks...>...

　　6.Timing characteristics of device EPM570T144C5 are preliminary

　　原因:因為MAXII 是比較新的元件在 QuartusII 中的時序并不是正式版的,要等 Service Pack

　　措施:只影響 Quartus 的 Waveform

　　7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled

　　措施:將setting中的timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency中的on改成OFF

　　8.Found clock high time violation at 14.8 ns on register "|counter|lpm_counter:count1_rtl_0|dffs[11]"

　　原因:違反了steup/hold時間，應該是后仿真，看看波形設置是否和時鐘沿符合steup/hold時間

　　措施:在中間加個寄存器可能可以解決問題

　　9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay

　　原因:時鐘抖動大于數據延時,當時鐘很快，而if等類的層次過多就會出現這種問題,但這個問題多是在器件的最高頻率中才會出現

　　措施：setting-->timing Requirements&Options-->Default required fmax 改小一些，如改到50MHZ

　　10.Design contains <number> input pin(s) that do not drive logic

　　原因:輸入引腳沒有驅動邏輯(驅動其他引腳）,所有的輸入引腳需要有輸入邏輯

　　措施:如果這種情況是故意的,無須理會,如果非故意,輸入邏輯驅動.

　　11.Warning：Found clock high time violation at 8.9ns on node 'TEST3.CLK'

　　原因：FF中輸入的PLS的保持時間過短

　　措施：在FF中設置較高的時鐘頻率

　　12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew

　　原因:如果你用的 CPLD 只有一組全局時鐘時，用全局時鐘分頻產生的另一個時鐘在布線中當作信號處理，不能保證低的時鐘歪斜(SKEW)。會造成在這個時鐘上工作的時序電路不可靠，甚至每次布線產生的問題都不一樣。

　　措施:如果用有兩組以上全局時鐘的 FPGA 芯片，可以把第二個全局時鐘作為另一個時鐘用，可以解決這個問題。

　　13.Critical Warning: Timing requirements were not met. See Report window for details.

　　原因：時序要求未滿足，

　　措施：雙擊Compilation Report-->Time Analyzer-->紅色部分（如clock setup:'clk'等）-->左鍵單擊list path,查看fmax的SLACK REPORT再根據提示解決,有可能是程序的算法問題

　　14.Can't achieve minimum setup and hold requirement <text> along <number> path(s). See Report window for details.

　　原因：時序分析發現一定數量的路徑違背了最小的建立和保持時間，與時鐘歪斜有關,一般是由于多時鐘引起的

　　措施：利用Compilation Report-->Time Analyzer-->紅色部分（如clock hold:'clk'等），在slack中觀察是hold time為負值還是setup time 為負值，然后在：Assignment-->Assignment Editor-->To中增加時鐘名(from node finder)，Assignment Name中增加 多時鐘有關的Multicycle 和Multicycle Hold選項，如hold time為負，可使Multicycle hold的值>multicycle,如設為2和1。

　　15: Can't analyze file -- file E://quartusii/*/*.v is missing

　　原因：試圖編譯一個不存在的文件，該文件可能被改名或者刪除了

　　措施：不管他，沒什么影響

　　16.Warning: Can't find signal in vector source file for input pin |whole|clk10m

　　原因：因為你的波形仿真文件（ vector source file ）中并沒有把所有的輸入

　　信號(input pin)加進去，對于每一個輸入都需要有激勵源的

　　17.Error: Can't name logic scfifo0 of instance "inst" -- has same name as current design file

　　原因：模塊的名字和project的名字重名了

　　措施：把兩個名字之一改一下，一般改模塊的名字

　　18.Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0

　　原因：模塊不是在本項目生成的，而是直接copy了別的項目的原理圖和源程序而生成的，而不是用QUARTUS將文件添加進本項目

　　措施：無須理會，不影響使用

　　19.Timing characteristics of device <name> are preliminary

　　原因：目前版本的QuartusII只對該器件提供初步的時序特征分析

　　措施：如果堅持用目前的器件，無須理會該警告。關于進一步的時序特征分析會在后續版本的Quartus得到完善。

　　20.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family

　　原因：用analyze_latches_as_synchronous_elements setting可以讓Quaruts II來分析同步鎖存，但目前的器件不支持這個特性

　　措施：無須理會。時序分析可能將鎖存器分析成回路。但并不一定分析正確。其后果可能會導致顯示提醒用戶：改變設計來消除鎖 存器

　　21.Warning:Found xx output pins without output pin load capacitance assignment（網友：gucheng82提供）

　　原因：沒有給輸出管教指定負載電容

　　措施：該功能用于估算TCO和功耗，可以不理會，也可以在Assignment Editor中為相應的輸出管腳指定負載電容，以消除警告

　　22.Warning: Found 6 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew

　　原因：使用了行波時鐘或門控時鐘，把觸發器的輸出當時鐘用就會報行波時鐘，將組合邏輯的輸出當時鐘用就會報門控時鐘

　　措施：不要把觸發器的輸出當時鐘，不要將組合邏輯的輸出當時鐘，如果本身如此設計，則無須理會該警告

　　23.Warning (10268): Verilog HDL information at lcd7106.v(63): Always Construct contains both blocking and non-blocking assignments

　　原因： 一個always模塊中同時有阻塞和非阻塞的賦值

１Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity list

　　----沒把singal放到process（）中

　　2 Warning: Found pins ing as undefined clocks and/or memory enablesInfo: Assuming node CLK is an undefined clock

　　-=-----可能是說設計中產生的觸發器沒有使能端

　　3 Error: VHDL Interface Declaration error in clk_gen.vhd(29): interface object "clk_scan" of mode out cannot be read. Change object mode to buffer or inout.

　　 ------信號類型設置不對，out當作buffer來定義

　　4 Error: Node instance "clk_gen1" instantiates undefined entity "clk_gen"

　　 -------引用的例化元件未定義實體－－entity "clk_gen"

　　5 Warning: Found 2 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew

　　Info: Detected ripple clock "clk_gen:clk_gen1|clk_incr" as buffer

　　 Info: Detected ripple clock "clk_gen:clk_gen1|clk_scan" as buffer

　　6 Warning: VHDL Process Statement warning at ledmux.vhd(15): signal or variable "dataout" may not be assigned a new in every possible path through the Process 　　　Statement. Signal or variable "dataout" holds its previous in every path with no new assignment, which may create a combinational loop in the current design.

　　7 Warning: VHDL Process Statement warning at divider_10.vhd(17): signal "cnt" is read inside the Process Statement but isn't in the Process Statement's sensivitity list

　　 -----缺少敏感信號

　　8 Warning: No clock transition on "counter_bcd7:counter_counter_clk|q_sig[3]" register

　　9 Warning: Reduced register "counter_bcd7:counter_counter_clk|q_sig[3]" with stuck clock port to stuck GND

　　10 Warning: Circuit may not operate. Detected 1 non-operational path(s) clocked by clock "class[1]" with clock skew larger than data delay. See Compilation Report for details.

　　11 Warning: Circuit may not operate. Detected 1 non-operational path(s) clocked by clock "sign" with clock skew larger than data delay. See Compilation Report for details.

　　12 Error: VHDL error at counter_clk.vhd(90): actual port "class" of mode "in" cannot be associated with formal port "class" of mode "out"

　　------兩者不能連接起來

　　13 Warning: Ignored node in vector source file. Can't find corresponding node name "class_sig[2]" in design.

　　------沒有編寫testbench文件，或者沒有編輯輸入變量的值 testbench里是元件申明和映射

　　14 Error: VHDL Binding Indication error at freqdetect_top.vhd(19): port "class" in design entity does not have std_logic_vector type that is specified for the same generic in the associated component

　　 ---在相關的元件里沒有當前文件所定義的類型

　　15 Error: VHDL error at tongbu.vhd(16): can't infer register for signal "gate" because signal does not hold its outside clock edge

　　16 Warning: Found clock high time violation at 1000.0 ns on register "|fcounter|lpm_counter:temp_rtl_0|dffs[4]"

　　17 Warning: Compiler packed, optimized or synthesized away node "temp[19]". Ignored vector source file node.

　　---"temp[19]"被優化掉了

　　18 Warning: Reduced register "gate~reg0" with stuck data_in port to stuck GND

　　19 Warning: Design contains 2 input pin(s) that do not drive logic

　　 Warning: No output dependent on input pin "clk"

　　 Warning: No output dependent on input pin "sign"

　　------輸出信號與輸入信號無關，

　　20 Warning: Found clock high time violation at 16625.0 ns on register "|impulcomp|gate1"

　　21 Error: VHDL error at impulcomp.vhd(19): can't implement clock enable condition specified using binary operator "or"

　　22 Error: VHDL Association List error at period_counter.vhd(38): actual parameter assigned to formal parameter "alarm", but formal parameter is not declared

　　-------連接表錯誤，形參"alarm"賦值給實參，形參沒定義，可能是形參與實參的位置顛倒了，規定形參在實參之前。

　　23 Error: Ignored construct behavier at period_counter.vhd(15) because of previous errors

　　－－－－－－－－因為前一個錯誤而導致的錯誤

　　24 Error: VHDL error at period_counter.vhd(38): type of identifier "alarm" does not agree with its usage as std_logic type

　　－－－－－－－－"alarm"的定義類型與使用的類型不一致

warning:

Info: Pin num[0] not assigned to an exact location on the device

num[0]管腳沒有在器件上非配一個準確位置

解決方法：進行管腳分配。

Warning: Found pins functioning as undefined clocks and/or memory enables

Info: Assuming node "clk" is an undefined clock

原因:是你作為時鐘的PIN沒有約束信息。可以對相應的PIN做一下設定就行了。主要是指你的某些管腳在電路當中起到了時鐘管腳的作用，比如flip-flop的clk管腳，而此管腳沒有時鐘約束，因此QuartusII把“clk”作為未定義的時鐘。

措施:如果clk不是時鐘，可以加“not clock”的約束；如果是，可以在clock setting當中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這里修改:Assignments>Timing analysis settings...>Individualclocks...>...

注意在Applies to node中只用選擇時鐘引腳一項即可，required fmax一般比所要求頻率高5%即可，無須太緊或太松。

　　25 Error: VHDL error at shift_reg.vhd(24): can't synthesize logic for statement with conditions that test for the edges of multiple clocks

　　 -------同一進程中含有兩個或多個if(edge)條件，（一個進程中之能有一個時鐘沿）

　　26 Error: Can't resolve multiple constant drivers for net "datain_reg[22]" at shift_reg.vhd(19)

　　27 can't infer register for signal "num[0]" because signal does not hold its outside clock edge

　　28Error: Can't elaborate top-level user hierarchy

　　29 Error: Can't resolve multiple constant drivers for net "cs_in" at led_key.vhd(32)     ----------有兩個以上賦值語句，不能確定“cs_in”的值，

　　30 Warning: Ignored node in vector source file. Can't find corresponding node name "over" in design.

　　---------------在源文件中找不到對應的節點“over”。

　　31 Error: Can't access JTAG chain

     　 無法找到下載鏈

Warning (10541)的意思是設計中使用了一個未賦值的信號，并且沒有復位值，這樣該信號為無效值(確定但不可知)，被其他邏輯使用也許會導致錯誤。

Warning (10036)不用管它，大概是說有個信號未被使用，這樣不會對邏輯產生任何影響，當然也可以考慮刪除它。

Warning (10492)是很常見的，這個關系到編碼風格問題。在process里作為被判斷信號(if或者case后面的)或者賦值語句右端信號通常應該寫在process的敏感信號表里。有些eda工具不檢查這個，可能會導致仿真結果與綜合出來的電路不一致。實際上，綜合工具在綜合的時候會自動把這類信號添加到敏感信號表里，但仿真工具不會，而是完全按照代碼體現的語意來仿真。

Reduced register ...這兩個應該是說明eda工具所作的優化，去掉了一些多余的D觸發器。

Output pins are stuck at VCC or GND 如果正是希望某些輸出被固定置高電平或低電平或者無所謂，就不用管它，否則請檢查代碼。

Design contains 1 input pin(s) that do not drive logic 這個也比較常見，eda工具會提醒設計中沒被用到的輸入，然而這經常就是設計者的本意(不關心某些輸入)。

Found 1 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew 這就是說明門控時鐘帶來的扭曲

1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"

原因：vector source file中時鐘敏感信號（如：數據，允許端，清零，同步加載等）在時鐘的邊緣同時變化。而時鐘敏感信號是

不能在時鐘邊沿變化的。其后果為導致結果不正確。

措施：編輯vector source file

2.Verilog HDL assignment warning at <location>: truncated value with size <number> to match size of target (<number>

原因:在HDL設計中對目標的位數進行了設定,如:reg[4:0] a;而默認為32位,將位數裁定到合適的大小

措施:如果結果正確,無須加以修正,如果不想看到這個警告,可以改變設定的位數

3.All reachable assignments to data_out(10) assign '0', register removed by optimization

原因:經過綜合器優化后，輸出端口已經不起作用了

4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results

原因:第9腳，空或接地或接上了電源

措施:有時候定義了輸出端口，但輸出端直接賦‘0’，便會被接地，賦‘1’接電源。如果你的設計中這些端口就是這樣用的，那便可以不理會這些warning

5.Found pins functioning as undefined clocks and/or memory enables

原因:是你作為時鐘的PIN沒有約束信息。可以對相應的PIN做一下設定就行了。主要是指你的某些管腳在電路當中起到了時鐘管腳的

      作用，比如flip-flop的clk管腳，而此管腳沒有時鐘約束，因此QuartusII把“clk”作為未定義的時鐘。

措施:如果clk不是時鐘，可以加“not clock”的約束；如果是，可以在clock setting當中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這里修改:Assignments>Timing analysis settings...>Individual clocks...>...

6.Timing characteristics of device EPM570T144C5 are preliminary

原因:因為MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的,要等 Service Pack

措施:只影響 Quartus 的 Waveform

7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled

措施:將setting中的timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency中的on改成OFF

8.Found clock high time violation at 14.8 ns on register "|counter|lpm_counter:count1_rtl_0|dffs[11]"

原因:違反了steup/hold時間，應該是后仿真，看看波形設置是否和時鐘沿符合steup/hold時間

措施:在中間加個寄存器可能可以解決問題

9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay

原因:時鐘抖動大于數據延時,當時鐘很快，而if等類的層次過多就會出現這種問題,但這個問題多是在器件的最高頻率中才會出現

措施：setting-->timing Requirements&Options-->Default required fmax 改小一些，如改到50MHZ

10.Design contains <number> input pin(s) that do not drive logic

原因:輸入引腳沒有驅動邏輯(驅動其他引腳）,所有的輸入引腳需要有輸入邏輯

措施:如果這種情況是故意的,無須理會,如果非故意,輸入邏輯驅動.

11.Warning：Found clock high time violation at 8.9ns on node 'TEST3.CLK'

原因：FF中輸入的PLS的保持時間過短

措施：在FF中設置較高的時鐘頻率

12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew

原因:如果你用的 CPLD 只有一組全局時鐘時，用全局時鐘分頻產生的另一個時鐘在布線中當作信號處理，不能保證低的時鐘歪斜(SKEW)。會造成在這個時鐘上工作的時序電路不可靠，甚至每次布線產生的問題都不一樣。

措施:如果用有兩組以上全局時鐘的 FPGA 芯片，可以把第二個全局時鐘作為另一個時鐘用，可以解決這個問題。

第5條補充如下:

5.Found pins functioning as undefined clocks and/or memory enables

......可以忽略此警告 Assignments>Timing analysis settings...>Individual clocks...>... new Clock setting-->注意在Applies to node中只用選擇時鐘引腳一項即可，required fmax一般比所要求頻率高5%即可，無須太緊或太松。

增加第13條:

13.Critical Warning: Timing requirements were not met. See Report window for details.

原因：時序要求未滿足，

措施：雙擊Compilation Report-->Time Analyzer-->紅色部分（如clock setup:'clk'等）-->左鍵單擊list path,查看fmax的SLACK REPORT再根據提示解決,有可能是程序的算法問題或fmax設置問題

ps:大家如果有什么難解決的warning也可以發上來討論一下,如果有已經解決的疑難warning解決方法,也可以一起分享經驗.上面的情況如有錯誤之處,歡迎拍磚

14.Can't achieve minimum setup and hold requirement <text> along <number> path(s). See Report window for details.

原因：時序分析發現一定數量的路徑違背了最小的建立和保持時間，與時鐘歪斜有關,一般是由于多時鐘引起的

措施：利用Compilation Report-->Time Analyzer-->紅色部分（如clock hold:'clk'等），在slack中觀察是hold time為負值還是setup time 為負值，然后在：Assignment-->Assignment Editor-->To中增加時鐘名(from node finder)，Assignment Name中增加和多時鐘有關的Multicycle 和Multicycle Hold選項，如hold time為負，可使Multicycle hold的值>multicycle,如設為2和1。

15: Can't analyze file -- file E://quartusii/*/*.v is missing

原因：試圖編譯一個不存在的文件，該文件可能被改名或者刪除了措施：不管他，沒什么影響

16.Warning: Can't find signal in vector source file for input pin |whole|clk10m

原因：因為你的波形仿真文件（ vector source file ）中并沒有把所有的輸入信號(input pin)加進去， 對于每一個輸入都需要有激勵源的

17.Error: Can't name logic function scfifo0 of instance "inst" -- function has same name as current design file

原因：模塊的名字和project的名字重名了

措施：把兩個名字之一改一下，一般改模塊的名字